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板级设计中硬件连接部分的验证方法探讨

发布时间:2016-11-21编辑:毕业论文

    目前的电子设计大多数是集成系统级设计,整个项目中既包含硬件整机设计又包含软件开发。这种技术特点向电子工程师提出了新的挑战。首先,如何在设计早期将系统软硬件功能划分得比较合理,形成有效的功能结构框架,以避免冗余循环过程;其次,如何在短时间内设计出高性能高可靠的PCB板。因为软件的开发很大程度上依赖硬件的实现,只有保证整机设计一次通过,才会更有效的缩短设计周期。众所周知,电子技术的发展日新月异,而这种变化的根源,主要因素来自芯片技术的进步,半导体工艺日趋物理极限,超大规模电路成为芯片发展主流。

    而这种工艺和规模的变化又带来了许多新的电子设计瓶颈,板级设计也受到很大的冲击,最明显的一个变化是芯片封装的种类极大丰富,功能集成度、复杂度明显增高;另外,芯片工作频率提高,使得系统工作频率的提高成为可能。而这些变化必然给板级设计带来许多问题和挑战。首先,由于高密度引脚及引脚尺寸日趋物理极限,导致低的布通率;其次,由于系统时钟频率的提高,引起的时序及信号完整性问题;第三,工程师希望使用功能更完备的EDA工具来完成复杂的高性能的设计。

    据此,我们不难看出,板级设计有以下三种趋势:高速时钟频率及快速边沿的设计成为主流;产品小型化及高性能必须面对在同一块板上由于混合信号设计技术(即数字、模拟及射频混合设计)所带来的分布效应;设计难度的提高,导致传统的设计流程及设计方法很难胜任当前的技术。基于板级设计的发展趋势,目前有许多厂商从事电子设计自动化(EDA)工具的开发工作,如Cadence,Synopsis,Mentor Graphics等EDA工具供应商。


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